一种实现时序快速有效收敛的时钟树综合方案

• 作者: 刘慧君 谢亮 金湘亮
• 来源期刊: 微电子学
• 学科: 工学
• 关键词: 时钟树综合 静态时序分析 时序收敛
• 年，卷（期）: 2017,（5）
• 所属期刊栏目: 电路与系统设计
• 页码范围: 670-673
• 页数: 4页
• 分类号: TN402
• 字数: 3460字
• 语种: 中文

摘要

针对低频下数字集成电路实现时序收敛需要插入大量缓冲器而导致芯片布线困难、运行时间较长等问题,提出了一种降低时钟树级数与增加保持时间余量相结合的时钟树综合方案.基于CSMC 0.35μm CMOS工艺,采用提出的方案,使用IC Compiler和Prime Time工具,分别完成了应用于高精度隔离型∑-△ADC芯片的低速数字滤波器的物理设计以及静态时序分析.结果表明,与传统方案相比,保持时间负松弛总值降低了95.62％,时序收敛所需缓冲器个数减少了约98.13％,运行时间缩短了97.25％,有效地降低了布线拥塞程度,快速有效地实现了时序收敛.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	金湘亮	湘潭大学物理与光电工程学院	50	124	6.0	8.0
2	谢亮		15	13	2.0	2.0
3	刘慧君	湘潭大学物理与光电工程学院	5	4	2.0	2.0