嵌入式存储器内建自测试时间的优化

• 作者: 万培元 林平分 王长弘
• 来源期刊: 中国集成电路
• 关键词: 存储器内建自测试 时钟 读写时序 建模
• 年，卷（期）: 2013,（6）
• 所属期刊栏目: 设计
• 页码范围: 31-34
• 页数: 4页
• 字数: 2894字
• 语种: 中文

摘要

存储器测试是集成电路测试的重要部分.随着集成电路存储器件向着高集成度发展,存储器测试成本在集成电路总测试成本中所占比例急剧增高.通过减少存储器测试时间来减小存储器测试成本,是一种高效的降低芯片测试成本的方法.本文以一款单周期同步存储器为例,选取读写时序为对象,详细分析了存储器内建自测试方法,给出了一种通过优化存储器内建自测试逻辑时序来减小存储器测试时间的设计实现方法.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	万培元	北京工业大学北京市嵌入式系统重点实验室	27	78	5.0	7.0
2	林平分	北京工业大学北京市嵌入式系统重点实验室	92	254	8.0	12.0
3	王长弘	北京工业大学北京市嵌入式系统重点实验室	1	2	1.0	1.0