阐述了6 500 V 4H-SiC结势垒肖特基(JBS)二极管的设计、仿真和制备过程,并对流片结果进行了测试,分析了测试结果与仿真结果差异的原因.通过仿真对比分析了漂移区厚度、掺杂浓度、有源区p+区和场限环终端参数对器件电学特性的影响,数值模拟优化了器件元胞和终端结构的漂移区、有源区和场限环的结构参数.根据模拟结果,4H-SiC漂移区掺杂浓度为1.08×1015 cm-3、厚度为60μm,采用经过优化的70个场限环终端结构,通过完整的工艺流程,完成6 500 V 4H-SiC JBS的制备.测试结果显示,室温下当6 500 V 4H-SiC JBS正向导通电流密度达到3.53×105 A/m2时,正向压降为4V,器件的反向击穿电压约为8 000 V.