一种基于全数字锁相环的SRAM实速测试方案

• 作者: 于跃 张立军 毛凌锋 王子欧 郑坚斌
• 来源期刊: 微电子学
• 学科: 工学
• 关键词: 静态随机存储器 全数字锁相环 内建自测试 延时链 实速测试
• 年，卷（期）: 2012,（1）
• 所属期刊栏目: 测试与封装
• 页码范围: 121-125
• 分类号: TN432
• 字数: 3185字
• 语种: 中文
• DOI: 10.3969/j.issn.1004-3365.2012.01.029

摘要

提出了一种采用实速测试方式测试SRAM性能参数及可靠性的方案.该方案在内建自测试( BIST)电路的基础上,通过增加一个超高速ADPLL为SRAM性能的实速测试提供一个高频时钟,同时还加入延时链来产生不同相位的4个时钟.通过调整这4个时钟的相位来获得SRAM的关键性能参数,如存取时间、地址建立和保持时间等.该方案在UMC 55 nm CMOS标准逻辑工艺下流片验证.测试结果显示,SRAM最大测试工作频率约为1.3 GHz,测试精度为35 ps.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	毛凌锋	苏州大学城市轨道交通学院	14	28	3.0	4.0
2	王子欧	苏州大学电子信息学院	20	58	4.0	6.0
3	张立军	苏州大学城市轨道交通学院	18	38	3.0	5.0
4	于跃		1	0	0.0	0.0
5	郑坚斌		4	7	2.0	2.0