一种低功耗时钟源IP的设计

• 作者: 刁盛锡 张吉利 林福江 王子谦 黄森
• 来源期刊: 微电子学
• 学科: 工学
• 关键词: 时钟源 锁相环 环路参数校准 电容倍乘 环路带宽
• 年，卷（期）: 2018,（1）
• 所属期刊栏目: 电路与系统设计
• 页码范围: 62-65,70
• 页数: 5页
• 分类号: TN432
• 语种: 中文
• DOI: 10.13911/j.cnki.1004-3365.170136

摘要

基于SMIC 40 nm CMOS工艺,采用锁相环(PLL)设计了一种低功耗时钟源IP.提出的环路参数校准技术保证PLL在整个输出频率范围内稳定.采用电容倍乘技术减小环路滤波器占用的面积.采用可编程输出分频器拓宽了输出频率范围.后仿结果显示,该时钟源在0.125～3GHz范围内可调,步长为0.125～1MHz.环路参数校准后,PLL的带宽稳定在80 kHz,相位裕度稳定在48°.电路的供电电压为1.1V,功耗小于3 mW,核心面积为0.096mm2.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	林福江	中国科学技术大学电子科学与技术系	44	42	3.0	4.0
2	王子谦	中国科学技术大学电子科学与技术系	8	16	3.0	3.0
3	黄森	中国科学技术大学电子科学与技术系	7	0	0.0	0.0
4	刁盛锡	中国科学技术大学电子科学与技术系	9	15	3.0	3.0
5	张吉利	中国科学技术大学电子科学与技术系	3	7	1.0	2.0