杂质分凝技术对肖特基势垒高度的调制

• 作者: 毛淑娟 罗军 闫江
• 来源期刊: 半导体技术
• 学科: 工学
• 关键词: 肖特基势垒高度 NiSi/n-Si肖特基二极管 硅化诱发杂质分凝技术 镍硅化物 金属-半导体接触
• 年，卷（期）: 2013,（1）
• 所属期刊栏目: 半导体制造技术
• 页码范围: 55-59
• 分类号: TN386.3
• 语种: 中文
• DOI: 10.3969/j.issn.1003-353x.2013.01.012

摘要

为降低金属或金属硅化物源漏与沟道的肖特基势垒高度以改善肖特基势垒源漏场效应晶体管(SBSD-MOSFET)的开关电流比(Ion/Ioff),采用硅化诱发杂质分凝技术(SIDS)调节NiSi/n-Si肖特基二极管(NiSi/n-Si SJD)的肖特基势垒高度,系统地研究了SIDS工艺条件如杂质注入剂量、注入能量和硅化物形成工艺对肖特基势垒高度调节的影响.实验结果表明,适当增加BF2杂质的注入剂量或能量均能显著提高有效电子势垒高度(φBn,eff),也即降低了有效空穴势垒高度(φBp,eff),从而减小反向偏置漏电流.同时,与传统的一步退火工艺相比,采用两步退火工艺形成NiSi也有利于提高有效电子势垒高度,减小反向漏电流.最后,提出了一种优化的调制肖特基势垒高度的SIDS工艺条件.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	罗军	中国科学院微电子研究所	51	222	8.0	12.0
2	闫江	中国科学院微电子研究所	7	7	2.0	2.0
3	毛淑娟	中国科学院微电子研究所	1	4	1.0	1.0