基于Verilog-XL的传输晶体管逻辑模拟

• 作者: 国澄明 姚素英 裴志军
• 来源期刊: 半导体技术
• 学科: 工学
• 关键词: 集成电路 模拟 传输晶体管 Verilog硬件描述语言
• 年，卷（期）: 2002,（11）
• 所属期刊栏目: EDA技术专栏
• 页码范围: 38-41
• 页数: 4页
• 分类号: TN407
• 字数: 2472字
• 语种: 中文
• DOI: 10.3969/j.issn.1003-353X.2002.11.011

摘要

随着集成电路集成度的持续增加,集成电路设计也越来越复杂,这使得设计验证愈来愈重要.模拟作为验证的重要手段在集成电路设计EDA系统中广泛采用,如Verilog-XL是Cadence EDA系统工具箱中的优秀模拟器,可作为传输晶体管逻辑设计的有效模拟工具.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	姚素英		160	911	14.0	21.0
2	国澄明		58	919	15.0	29.0
3	裴志军		9	127	5.0	9.0