对数跳跃加法器的静态CMOS实现

• 作者: 刘凌 刘飞 吉利久 贾嵩 陈中建
• 来源期刊: 半导体学报
• 学科: 工学
• 关键词: 对数跳跃 进位结合 求和逻辑 进位链
• 年，卷（期）: 2003,（11）
• 所属期刊栏目: 研究论文
• 页码范围: 1159-1165
• 页数: 7页
• 分类号: TN432
• 字数: 670字
• 语种: 中文
• DOI: 10.3321/j.issn:0253-4177.2003.11.008

摘要

介绍了一种32位对数跳跃加法器结构.该结构采用ELM超前进位加法器代替进位跳跃结构中的组内串行加法器,同ELM相比节约了30%的硬件开销.面向该算法,重点对关键单元进行了晶体管级的电路设计.其中的进位结合结构利用Ling算法,采用支路线或电路结构对伪进位产生逻辑进行优化;求和逻辑的设计利用传输管结构,用一级逻辑门实现"与-民或"功能;1.0μm CMOS工世实现的32位对数跳跃加法器面积为0.62mm2,采用1μm和0.25μm 工世参数的关键路径延迟分别为6ns和0.8ns,在100MHz下功耗分别为23和5.2mW.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	刘飞	北京大学微电子研究院	37	190	10.0	12.0
2	贾嵩	北京大学微电子研究院	19	79	5.0	8.0
3	刘凌	北京大学微电子研究院	13	41	4.0	5.0
4	吉利久	北京大学微电子研究院	47	298	11.0	15.0
5	陈中建	北京大学微电子研究院	22	104	6.0	9.0