SDH/SONET支路时钟抖动衰减数字锁相环设计

• 作者: 叶波 王紫石 罗敏
• 来源期刊: 半导体技术
• 学科: 工学
• 关键词: 数字抖动 衰减 数字锁相环
• 年，卷（期）: 2009,（1）
• 所属期刊栏目: 技术专栏(电路设计技术)
• 页码范围: 27-30
• 页数: 4页
• 分类号: TN492|TN913.8
• 字数: 2401字
• 语种: 中文
• DOI: 10.3969/j.issn.1003-353X.2009.01.009

摘要

提出了一种新的光纤通信网络中SDH/SONET支路时钟抖动衰减设计方法.采用全数字锁相环技术和可编程的方法,根据不同类型的PDH信号,配置相应的增益和衰减因子,使得时钟的抖动衰减收敛速度可调节,能快速的达到国际电信联盟ITU-T标准规定的抖动范围.对于E3信号,滤波组合为100 Hz～800 kHz时,最大峰峰抖动为0.05 UI,滤波组合为10～800 kHz时,最大峰峰抖动小于10-3 UI.该方法电路实现结构简单,可广泛应用于光纤通信领域.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	王紫石	复旦大学信息学院	3	32	2.0	3.0
2	罗敏		14	34	3.0	4.0
3	叶波		3	6	1.0	2.0