提高集成电路ESD防护能力的仿真方法

• 作者: 曾传滨 李松 罗家俊 韩郑生
• 来源期刊: 半导体技术
• 学科: 工学
• 关键词: 全芯片静电放电防护设计 静电放电防护空间 寄生电阻 版图设计 静电放电测试
• 年，卷（期）: 2013,（10）
• 所属期刊栏目: 可靠性
• 页码范围: 776-780
• 分类号: TN406
• 语种: 中文
• DOI: 10.3969/j.issn.1003-353x.2013.10.011

摘要

为解决集成电路的全芯片静电防护设计中寄生电阻导致的防护空间压缩问题,提出了一种实用的能够在版图设计过程中提高集成电路静电放电(ESD)防护能力的仿真方法,用于评估和控制ESD电流通路上的寄生电阻,辅助ESD防护设计,预估器件静电防护等级.详细介绍了仿真方法的原理和流程,以0.18 μm SOI CMOS工艺制造的静态随机存储器电路为仿真和实验对象,应用此仿真方法,统计寄生电阻值,优化ESD防护设计,并进行ESD测试,记录未优化样品和优化样品的失效电压.通过对比寄生电阻和失效电压,证明降低寄生电阻可获得更好的ESD防护性能,而且器件失效电压和关键寄生电阻值RVdd之间存在近似线性反比关系.

作者信息

序号	姓名	单位	发文数	被引次数	H指数	G指数
1	韩郑生	中国科学院微电子研究所	122	412	10.0	12.0
2	李松	中国科学院微电子研究所	36	275	11.0	15.0
3	曾传滨	中国科学院微电子研究所	12	34	4.0	5.0
4	罗家俊	中国科学院微电子研究所	28	56	5.0	5.0